據報華為發表 LogicFolding 晶片架構，採雙層垂直堆疊提升 55% 密度，目標 2031 年達 1.4 奈米等效密度

據報導，華為半導體主管何庭波於 5 月 25 日發表「LogicFolding」晶片架構與「Tau Scaling Law」，旨在不依賴縮小電晶體尺寸的情況下提升效能，以應對美國的出口管制。該架構放棄傳統的微縮路徑，改採混合鍵合（hybrid bonding）技術，將數位、類比與記憶體電路分布於垂直連接的層級中，透過兩層主動層面對面堆疊來縮短線路距離。 華為宣稱，此設計可增加 55% 的電晶體密度並提升 41% 的能源效率，目標在 2031 年達到「等效 1.4 奈米」的密度（作為對比，台積電 A14 製程預計於 2028 年量產）。 然而，該技術目前面臨三大挑戰：首先是垂直堆疊導致散熱困難；其次是良率折損，若單層良率僅 50%，雙層堆疊後的可用率將降至約 25%，這恐將放大中芯國際（SMIC）在 5 奈米製程上已高出台積電 40% 至 50% 的成本劣勢；最後是缺乏支援 3D 晶片設計的 EDA 軟體，目前僅有北京大學開發的原型工具，距離商用仍需數年。 LogicFolding 預計於今年秋季透過 Mate 90 智慧型手機搭載的 Kirin 9050 晶片進行首次商業測試，華為並計畫在 2030 年左右將此架構延伸至 Ascend AI 加速器。