SK 海力士揭露 HBM4 規格：單堆疊頻寬逾 2TB/s，未來將導入混合鍵合並朝 3D 封裝發展

SK 海力士於 Hot Chips 2026 會議揭露 HBM4 及後續先進封裝技術路線。HBM4 將導入最高 24Gb DRAM 密度，支援 2048 個 I/O 數與最高 8Gbps I/O 速度，單堆疊頻寬可達 2TB/s 以上。 在實體規格上，HBM4 封裝高度約 775 微米，尺寸為 12.8×11mm，最多具備 16,148 個微凸塊（Micro Bump）與超過 2 萬個矽穿孔（TSV）。目前 12 層產品已進入量產，容量最高達 48GB 的 16 層產品則處於認證階段。 為因應堆疊層數與 I/O 速度增加帶來的散熱與功耗負擔，SK 海力士將從現有的 MR-MUF 轉向混合鍵合（Hybrid Bonding）技術。相較 MR-MUF，混合鍵合可使核心晶粒（Core Die）厚度增加 24%，TSV 間距縮小至 18 微米以下，並在堆疊層數增加時降低約 35% 熱阻。此外，針對 HBM 內部局部熱點，SK 海力士開發了 I-HBM 技術，可額外降低超過 30% 的熱阻。 在架構演進方面，SK 海力士計畫從現有與 AI 加速器並排放置於矽中介層的 2.5D 架構，走向 3D 整合技術，目標將 HBM 直接堆疊於 AI 加速器上方，以大幅縮短記憶體與運算單元間的距離。 簡報中亦將 Intel EMIB 與台積電 CoWoS 技術並列。據外媒 wccftech 報導，市場傳出英特爾與 SK 海力士可能在記憶體領域成立合資企業。