Cadence 設計工具獲台積電 A16 與 A14 認證，並完成 A14 UCIe-64G 設計定案

據報導，Cadence 擴大與台積電在 AI 與 HPC 晶片設計的合作，其設計、簽核與類比／客製化流程工具已獲台積電 A16 與 A14 先進製程認證，並支援 N2P 製程設計需求。 在 IP 開發方面，Cadence 已於台積電 A14 製程完成 UCIe-64G 設計定案（tape-out），LPDDR6 IP 亦在開發中。針對 A14 製程的 Artisan Foundation IP 與混合訊號 IP 預計於 2026 年第 4 季推出，涵蓋標準單元、GPIO 與記憶體編譯器。 此外，Cadence 解決方案已支援台積電 SoW-X 完整設計流程，可應對包含數百個小晶片（chiplet）與數百萬個凸塊（bump）的晶圓級系統設計。雙方合作亦延伸至代理式 AI（Agentic AI）與 3D-IC 設計流程，涵蓋 N3、N2、A16 及 A14 製程。