Samsung 於 Hot Chips 2026 提出 HBM 基礎裸片藍圖：分三階段整合邏輯運算，最終 3D 架構可降 70% I/O 功耗

據報導，Samsung 在 Hot Chips 2026 發表「HBM Base Die」演進藍圖，指出因應 AI 處理器頻寬與實體面積限制，HBM 基礎裸片將從單純的通訊與測試層，轉變為客製化邏輯平台。此轉變始於 HBM4 導入 4 奈米邏輯製程，取代傳統 DRAM 製程，藉此縮小與處理器的技術差距並催生可客製化基礎裸片的 cHBM（custom HBM）。 該藍圖分為三個階段：第一階段透過緊湊的裸片對裸片（die-to-die）介面取代傳統大型實體介面，將記憶體控制器移入 HBM 基礎裸片以釋放處理器面積；同時導入基於 SRAM 的修復邏輯來替換故障 DRAM 行以提升良率，並加入導熱塊（heat-path blocks）以降低介面微縮帶來的峰值溫度。 第二階段發展為 aHBM（advanced HBM），利用基礎裸片整合溫度、電壓與老化感測器進行即時監控，並內建專屬控制器直接連接外部記憶體，提供優於 PCIe 擴充的頻寬與延遲，同時將部分處理單元移入基礎裸片以減少跨中介層的資料移動。 第三階段為 zHBM 的真 3D 架構，處理器邏輯將垂直置於 DRAM 堆疊下方，透過分散式連接取代傳統高功耗序列介面。Samsung 預估此架構可減少約 70% 的 HBM I/O 功耗，但需克服晶圓對晶圓（wafer-on-wafer）組裝與混合銅鍵合（hybrid copper bonding）等技術，並要求記憶體、處理器設計與封裝廠商在設計初期即進行共同開發。