Cadence 稱 AI 有望讓晶片設計時間減半，但受限於驗證與 Token 成本，五年內仍無法獨立生成晶片

據報導，OpenAI 首款與 Broadcom 共同開發的自研推論晶片 Jalapeño，藉助 AI 探索實作方案與最佳化算術電路，從初始設計到 tapeout 僅耗時 9 個月。針對 AI 參與晶片設計的趨勢，Cadence 資深副總裁滕晋慶指出，AI EDA 有望讓晶片設計時間減半，但未來五年內仍無法僅憑 AI 生成可用晶片。 Cadence 於今年 4 月推出 Agentic AI Stack，透過 AgentStack 統籌涵蓋前端、類比、數位實現與系統設計的多個代理。Cadence 中國區總經理汪曉煜表示，在實際案例中，某客戶使用 ChipStack 將大型子系統的設計驗證從 5 週縮短至約 1 天；在另一個 4nm 高效能 CPU Core 設計中，AI 取得了接近資深工程師的結果，並減少了人工分析日誌與調整參數的時間。 滕晋慶評估，對於結構簡單的區域，70% 至 90% 有機會實現自動化，但決定晶片效能上限的 10% 關鍵區塊（如 CPU、GPU、NPU 及嚴重擁塞區）仍需資深工程師介入。目前全自動設計仍面臨三大門檻：多代理協同的衝突判斷、3nm 以下先進製程（如 2nm、1.4nm）對 Tempus 與 Pegasus 等確定性工具的簽核（Signoff）需求以避免模型幻覺，以及 Token 消耗帶來的成本問題。 隨著工程師從操作單一工具轉向定義目標並由 Agent 呼叫工具鏈，Cadence 管理層正討論將 EDA 商業模式從傳統的軟體授權（License）轉向基於 Token 用量或生產力價值計費。