Avestra 發表 14 代理架構硬體驗證 AI 系統，宣稱將 SystemVerilog 斷言生成幻覺率降至 1% 以下

據 SemiWiki 報導，Avestra 推出專為 SystemVerilog 斷言（SVA）生成設計的 14 代理 AI 架構，旨在解決通用 LLM 在硬體驗證中單次生成且幻覺率高達 30% 以上的缺陷。 該系統接受 PDF、DOCX 及 Verilog 等格式的規格書與 RTL 實作，透過多個專門代理分階段處理。規格代理（Specification Agent）與 RTL 代理平行分析行為需求與實作結構，再由不一致性代理（Spec-to-RTL Inconsistency Agent）進行比對與修正建議，並透過 FSM 提取代理重建有限狀態機，確保斷言生成基於一致的行為模型。 斷言代理（Assertions Agent）隨後將協調後的模型轉換為最佳化的斷言與覆蓋屬性，支援多時脈屬性、非同步斷言與遞迴屬性等複雜語法。系統採用混合設計，將生成式推論與基於規則的確定性元件（如 Artifact File Creator）結合，以確保檔案建構的穩定性，並由中央反射代理（Reflector Agent）協調工作流程與人工審查點。 官方白皮書宣稱，Avestra 採用包含 22 項美國專利與 3 本 SystemVerilog 教科書的專屬 RAG 資料庫，結合多階段驗證，將錯誤斷言與語意重複等幻覺率降至 1% 以下，目標將耗時數天的手動開發流程縮短至數分鐘。由於效能數據由開發者單方面提供，實際表現仍需第三方基準測試驗證。